電子設(shè)備的組裝設(shè)計就必須考慮信號完整性的設(shè)計與實現(xiàn)問題，在模擬電路中，由于采用的是單頻或窄頻帶信號，實現(xiàn)電路功能最關(guān)心的是信噪比，通常不需要討論信號波形和波形畸變。

但是，在數(shù)字電路中實現(xiàn)電路功能的方式發(fā)生了根本性的變化:采用的信號為周期脈沖，工作的方式是突發(fā)性的，邏輯關(guān)系成為核心，需要嚴(yán)格保證時間間隔和時序關(guān)系。于是，就提出了保證信號完整性的設(shè)計要求。

一般可以認(rèn)為信號完整性應(yīng)該包括如下幾點含義:信號的波形畸變應(yīng)該控制在一定的范圍之內(nèi)，信號流的時序圖能滿足邏輯要求，在突發(fā)狀態(tài)下信號的產(chǎn)生與傳輸過程平穩(wěn)。

信號完整性的破壞主要來源于兩個原因，首先是由于外界干擾，特別是傳導(dǎo)通道的干擾包括傳輸通道阻抗失配造成的反射影響，破壞了原來的波形;其次，數(shù)字信號在傳播時會自然地發(fā)生頻譜分散效應(yīng)，改變了原來的波形。

當(dāng)時鐘頻率比較高時，例如時鐘達(dá)到10MHz以上或脈沖的邊沿時間達(dá)到1ns 以下時，我們會發(fā)現(xiàn)將信號傳輸?shù)筋A(yù)想的地方并不很容易，有許多因素會影響信號完整性問題，其中包括抖動、延遲、地電位彈跳、反射、串?dāng)_、開關(guān)噪聲、電源失配、衰減、脈沖展寬、時序混亂等問題。

信號完整性問題總是要涉及信號的整個過程，因此，信號完整性保證需要整個信號工作的物理環(huán)境來實現(xiàn)。為此，有必要建立信號完整性系統(tǒng)模型。信號完整性系統(tǒng)模型應(yīng)該包括完整信號源、信號的物理協(xié)調(diào)通道、信號完整接收三個部分。

三個部分主要內(nèi)容如下:

完整信號源:保證產(chǎn)生信號的完整性。其中包括電源保證、噪聲的濾除、地電位、共模消除、輸出阻抗保證等內(nèi)容。

信號的物理協(xié)調(diào)通道: 保障信號在傳輸中不發(fā)生改變。其中包括:串音、延時、通道陷落、反射和諧振、帶寬、衰減、阻抗控制、電路鏈接等等。

信號完整接收:保證無失真地高效率地接收。其中包括:輸入阻抗匹配、接地處理、多端網(wǎng)絡(luò)互阻抗、退耦電容、濾波電容、輸入網(wǎng)絡(luò)信號分配和信號保護等問題。信號完整性系統(tǒng)模型可以示意地畫成下圖的形式。

當(dāng)對產(chǎn)品進行信號完整性(SI)分析或設(shè)計時，以下是主要考慮的幾個方面:

頻率:信號涉及的頻譜范圍? 實現(xiàn)電路功能對信號頻譜的要求?

幅度:信號的能量水平和強度要求如何，所需要保證的功率有多大?

時間:信號是連續(xù)的(周期信號)，或者只在一定的周期中發(fā)生和工作(例如，磁盤的寫周期或網(wǎng)絡(luò)的突發(fā)傳輸階段)?

阻抗:信號源輸出、傳輸通道和接收單元的阻抗都是多少?傳輸過程的阻抗不連續(xù)性?

串?dāng)_:發(fā)射設(shè)備的干擾? 射頻電流經(jīng)結(jié)構(gòu)進入電路的情況，結(jié)構(gòu)尺寸等于波長的顯著主部或“上升時間”的主部尺寸，分布參數(shù)( 電容、電感、連接阻抗)形成的新通道？

邏輯和傳輸延遲:時序要求?通道延遲?頻率遷移效應(yīng)?容性負(fù)載的處理?

1、反射噪聲

信號反射噪聲的形成：反射就是在傳輸線上的回波，信號功率的一部分經(jīng)傳輸線傳給了負(fù)載，另一部分則向源端反射，反射是造成上沖、下沖和振鈴的直接原因，是高速電路中最常見的信號完整性問題。

在高速PCB設(shè)計中，可以把導(dǎo)線等效為傳輸線，而不是集中參數(shù)電路中的導(dǎo)線，通過考察其在不同頻率下的阻抗，來研究其傳輸效應(yīng)。圖1是傳輸線模型，傳輸線上的阻抗不連續(xù)會導(dǎo)致信號反射，傳輸線上反射信號的大小取決于傳輸線阻抗Z0與負(fù)載阻抗ZL的差別。反射信號與原信號的比值，

稱為反射系數(shù)KR，其值為：KR=（ZL-Z0）/(ZL+Z0)當(dāng)R0=ZL=Z0時，KR=0，不會發(fā)生反射；KR=1,-1時，負(fù)載開路或短路，信號全部發(fā)射回去。在高速數(shù)字系統(tǒng)中，減小和消除反射的方法是根據(jù)傳輸線的特性阻抗在其發(fā)送端或接收端進行終端阻抗匹配，從而使反射系數(shù)為零。端接方法有并聯(lián)端接和串聯(lián)端接兩種。

多網(wǎng)絡(luò)間的串?dāng)_問題： 串?dāng)_是信號線之間不希望有的耦合， 分容性串?dāng)_和感性串?dāng)_兩種。 容性串?dāng)_就是信號線間的容性耦合，當(dāng)信號線在一定程度上靠得比較近時就會發(fā)生容性耦合，引發(fā)耦合電流從而導(dǎo)致電磁干擾。

在PCB上布兩條靠近的走線，很容易產(chǎn)生耦合電容，由于這種耦合電容的存在，在一條走線上的快速電壓變化會在另一條走線上產(chǎn)生電流信號，即耦合電流。耦合電容的大小:C=W*L*εe*εr/d，當(dāng)d越小C越大，大多數(shù)耦合電容是靠近放置兩條平行走線引起的，走線距離越近耦合電容越大，引發(fā)的容性串?dāng)_越嚴(yán)重。

對高速PCB進行布線時，如果布線空間較小或布線密度較大時，串?dāng)_問題就非常嚴(yán)重，它造成的電磁干擾嚴(yán)重影響電路的信號。為了減少串?dāng)_，布線時可以采用以下措施：對串?dāng)_敏感的信號線進行適當(dāng)?shù)亩私?，通過阻抗匹配減少耦合電容從而減少串?dāng)_；

盡量增大平行走線的信號線之間的距離以減小容性串?dāng)_；在串?dāng)_較嚴(yán)重的兩條平行走線的信號線之間插入一條地線可以減小容性串?dāng)_,但是這根地線需要每隔1/4波長加一個過孔接到地層；

減少兩根或多根信號線的平行長度，必要時對平行長度很長的信號線，采用jog的布線方式，對不同速率的信號設(shè)置不同的布線層，并合理設(shè)置平面層；對于微帶傳輸線和帶狀傳輸線，將走線高度限制在高于地線平面10mils（1 mils = 0.00254 cm）以內(nèi)；盡量減少環(huán)路的數(shù)量，避免產(chǎn)生人為的環(huán)路并盡量減小環(huán)路的面積，這樣就減少了輻射源和易感應(yīng)電路，從而有效地消除感性串?dāng)_。

2、印制線拐角特性阻抗突變的理論分析

傳輸線上傳輸高速電信號時，就會有電磁波沿傳輸線進行傳播。PCB印制線傳輸高頻信號與傳送直流或低頻信號有很大的不同。在PCB上布線時，一般采用微帶線或帶狀線技術(shù)，因此PCB印制線工作于高頻也就是微帶線或帶狀線。我們以微帶線作為印刷電路板上的傳輸線，進行理論和仿真分析。

當(dāng)PCB印制線經(jīng)過拐角時，印制線寬度的變化是最大的，印制線的特性阻抗變化也是最大。由于印制線在經(jīng)過拐角時寬度變寬，所以走線與參考層之間的電容增大，走線的特性阻抗減小。因此，印制線拐角處存在特性阻抗不連續(xù)性，從而導(dǎo)致印制線上信號的反射，影響信號完整性不同幾何形狀拐角的反射和傳輸特性比較：常見PCB印制線拐角的幾何形狀：直角拐角、圓拐角、內(nèi)外45度斜切拐角、45度外斜切拐角

上圖表明在所示頻率范圍，不同幾何形狀印制線拐角的反射和傳輸特性各異。傳輸特性呈現(xiàn)優(yōu)良的次序依次為：直角<圓角<內(nèi)外45度斜切<45度外斜切，印制線拐角最佳幾何結(jié)構(gòu)為直角彎曲45度外斜切。

小于2GH 的頻率范圍，印制線拐角幾何結(jié)構(gòu)對信號傳輸特性幾乎沒有影響，隨著頻率的提高，其影響顯著增強，特別是直角拐角。建議印制線拐角采用直角彎曲45度外斜切的幾何結(jié)構(gòu)，其自身對信號完整性的影響較小。

3、電源噪聲

電源的穩(wěn)定性和信號的完整性二者是密切關(guān)聯(lián)的，很多情況下影響信號畸變的主要原因是電源的供電系統(tǒng)

電源噪聲的濾出：由于不論采用何種電源分配方案，系統(tǒng)中的PCB的分層、電源板層平面的形狀、元器件的布局、過孔和管腳的分布等都會影響電源與地之間的阻抗從而產(chǎn)生嚴(yán)重的噪聲，造成信號畸變。

為了減少電源與地之間的阻抗，最合適的一個方法是在電源和地之間放置一定數(shù)量的去耦電容，增加額外的濾波，減少電源供電系統(tǒng)阻抗。這樣既能使電路板本身特有的諧振可以被抑制掉，從而減少噪聲的產(chǎn)生，又能降低電路板邊緣輻射以緩解電磁兼容問題。

去耦電容的放置

電路工作頻率范圍在幾百兆赫茲時，PCB上放置分立的去耦電容在控制電源供電系統(tǒng)阻抗時起到很好的作用。但頻率再高時，每個分立去耦電容的寄生電感以及板層和過孔的環(huán)路電感將會極大地降低去耦效果，因此僅僅通過PCB上放置分立的去耦電容是無法進一步降低電源供電系統(tǒng)的阻抗的。

為了使電源系統(tǒng)在高頻情況下也能保持低阻抗，芯片及集成電路封裝結(jié)構(gòu)子系統(tǒng)都要設(shè)置去耦電容。芯片上的電源柵格由交替放置的幾層金屬層構(gòu)成，因此電源柵格之間形成了去耦電容。另外在芯片的內(nèi)核電源供電部分集成人量的去耦單元。在集成電路封裝結(jié)構(gòu)的上表面安裝去耦電容。

這樣當(dāng)頻率范圍從幾百兆赫茲到吉赫茲時，封裝結(jié)構(gòu)的電源供電系統(tǒng)的板間電容、封裝結(jié)構(gòu)上放置的分立去耦電容、芯片內(nèi)電源柵格之間的電容以及芯片內(nèi)的去耦電容將起到很好的去耦作用。

電源系統(tǒng)的各部分去耦電容分別在不同的頻率范圍內(nèi)作出響應(yīng)，因此通過對芯片．封裝．電路板的電源供電系統(tǒng)進行優(yōu)化設(shè)計，充分發(fā)揮各部分的濾波作用，就能有效地達(dá)到濾出電源噪聲的目的。

電源供電系統(tǒng)的布線規(guī)則：為了保證PCB的電源供電系統(tǒng)能為系統(tǒng)提供穩(wěn)定可靠的電源，除了在電路中放置去耦電容外，在電源的布線方面也有嚴(yán)格的要求。電源布線的一般規(guī)則如下：

線路板中的電源線和地線的設(shè)計尤為重要。根據(jù)不同的電路板流過電流的大小，盡量加大電源線的寬度，這樣既可以減小環(huán)路電阻，又能降低耦合噪聲：地線應(yīng)短而粗，如果地線是很細(xì)的導(dǎo)線，接地電位就會隨電流的變化而變化，使抗噪性能降低。可以用大面積銅層作地線用，或做成多層板，電源與地線各占用一層；為了減少阻抗，電源和地的管腳要就近打過孔，過孔和管腳之間的引線應(yīng)短而粗；為了減少信號環(huán)路面積，要使電源總線靠近信號線，并且盡量不要走長的電源連線：避免分開的電源在不同的層之間重疊，如果電源層交疊，電路就會有交疊的可能，會損害電路的分離性，使得噪聲很容易通過寄生電容耦合過去。

高速模擬器件一般對數(shù)字噪聲很敏感，因此模擬電路與數(shù)字電路的供電電源要分開。但有些器件，其信號跨越模擬和數(shù)字兩部分，這時可在信號跨越處放置一條回路以減小環(huán)路面積。

盡量將高速和高功耗的器件放置在一起，這樣可減少電源電壓瞬時的過沖。

有些器件對干擾特別敏感，如鎖相環(huán)電路，因此需要對敏感器件進行隔離。隔離方法是在電源層上刻蝕一個U形隔離槽，將敏感器件置于其中，這樣，外部噪聲只能沿著U形槽走，避免靠近敏感器件。

為了提高電路的抗干擾能力，要對電路中的單片機使用電源監(jiān)控。對單片機閑置的I／O口，要接地或接電源，不要懸空。

總之，在PCB的設(shè)計中，需要把元器件的布局、布線及每種情況下應(yīng)采用的何種信號完整性問題的解決方法綜合起來，才能更好地解決PCB板的信號完整性問題。

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